#ifndef MAC_REG_RXPMA_CORE_H
#define MAC_REG_RXPMA_CORE_H

/* Base address of Module's Register */
#define CSR_RXPMA_CORE_BASE (0x14000)

#define CSR_RXPMA_CORE_INT_STATUS (CSR_RXPMA_CORE_BASE + 0x0)
#define CSR_RXPMA_CORE_INT_ENABLE (CSR_RXPMA_CORE_BASE + 0x4)
#define CSR_RXPMA_CORE_INT_SET (CSR_RXPMA_CORE_BASE + 0x8)
#define CSR_RXPMA_CORE_OVF_INT_STATUS (CSR_RXPMA_CORE_BASE + 0xc)
#define CSR_RXPMA_CORE_OVF_INT_ENABLE (CSR_RXPMA_CORE_BASE + 0x10)
#define CSR_RXPMA_CORE_OVF_INT_SET (CSR_RXPMA_CORE_BASE + 0x14)
#define CSR_RXPMA_CORE_UDF_INT_STATUS (CSR_RXPMA_CORE_BASE + 0x18)
#define CSR_RXPMA_CORE_UDF_INT_ENABLE (CSR_RXPMA_CORE_BASE + 0x1c)
#define CSR_RXPMA_CORE_UDF_INT_SET (CSR_RXPMA_CORE_BASE + 0x20)
#define CSR_RXPMA_CORE_IERR_U_INFO (CSR_RXPMA_CORE_BASE + 0x800)
#define CSR_RXPMA_CORE_IERR_C_INFO (CSR_RXPMA_CORE_BASE + 0x804)
#define CSR_RXPMA_CORE_IERR_U_CNT (CSR_RXPMA_CORE_BASE + 0x808)
#define CSR_RXPMA_CORE_IERR_C_CNT (CSR_RXPMA_CORE_BASE + 0x80c)
#define CSR_RXPMA_CORE_PHY_RSTN (CSR_RXPMA_CORE_BASE + 0x820)
#define CSR_RXPMA_CORE_CALENDAR_TABLE (CSR_RXPMA_CORE_BASE + 0x840)
#define CSR_RXPMA_CORE_CALEN_DEPTH (CSR_RXPMA_CORE_BASE + 0x880)
#define CSR_RXPMA_CORE_CALEN_SEL (CSR_RXPMA_CORE_BASE + 0x884)
#define CSR_RXPMA_CORE_COMB1_CALENDAR_TABLE (CSR_RXPMA_CORE_BASE + 0x8c0)
#define CSR_RXPMA_CORE_COMB1_CALEN_DEPTH (CSR_RXPMA_CORE_BASE + 0x900)
#define CSR_RXPMA_CORE_COMB1_CALEN_SEL (CSR_RXPMA_CORE_BASE + 0x904)
#define CSR_RXPMA_CORE_PHY_AMWINSIZE (CSR_RXPMA_CORE_BASE + 0x920)
#define CSR_RXPMA_CORE_PHY_MODE (CSR_RXPMA_CORE_BASE + 0x940)
#define CSR_RXPMA_CORE_PTP_CLK_FREQ_SEL (CSR_RXPMA_CORE_BASE + 0x960)
#define CSR_RXPMA_CORE_RTC_PERIOD_MAC_CORE_CLK (CSR_RXPMA_CORE_BASE + 0x964)
#define CSR_RXPMA_CORE_MULTI_PHASE_SEL (CSR_RXPMA_CORE_BASE + 0x968)
#define CSR_RXPMA_CORE_VL_MAP (CSR_RXPMA_CORE_BASE + 0x96c)
#define CSR_RXPMA_CORE_TX_TS_AGG_EN (CSR_RXPMA_CORE_BASE + 0x970)
#define CSR_RXPMA_CORE_RX_1588_TS_INFO (CSR_RXPMA_CORE_BASE + 0xa00)
#define CSR_RXPMA_CORE_PHY_1588_CW_INFO (CSR_RXPMA_CORE_BASE + 0xc00)
#define CSR_RXPMA_CORE_PHY_MAPPING (CSR_RXPMA_CORE_BASE + 0xc20)
#define CSR_RXPMA_CORE_AM0_L (CSR_RXPMA_CORE_BASE + 0xc40)
#define CSR_RXPMA_CORE_AM0_H (CSR_RXPMA_CORE_BASE + 0xc44)
#define CSR_RXPMA_CORE_AM4_L (CSR_RXPMA_CORE_BASE + 0xc48)
#define CSR_RXPMA_CORE_AM4_H (CSR_RXPMA_CORE_BASE + 0xc4c)
#define CSR_RXPMA_CORE_AM5_L (CSR_RXPMA_CORE_BASE + 0xc50)
#define CSR_RXPMA_CORE_AM5_H (CSR_RXPMA_CORE_BASE + 0xc54)
#define CSR_RXPMA_CORE_AM6_L (CSR_RXPMA_CORE_BASE + 0xc58)
#define CSR_RXPMA_CORE_AM6_H (CSR_RXPMA_CORE_BASE + 0xc5c)
#define CSR_RXPMA_CORE_AM7_L (CSR_RXPMA_CORE_BASE + 0xc60)
#define CSR_RXPMA_CORE_AM7_H (CSR_RXPMA_CORE_BASE + 0xc64)
#define CSR_RXPMA_CORE_AM8_L (CSR_RXPMA_CORE_BASE + 0xc68)
#define CSR_RXPMA_CORE_AM8_H (CSR_RXPMA_CORE_BASE + 0xc6c)
#define CSR_RXPMA_CORE_AM9_L (CSR_RXPMA_CORE_BASE + 0xc70)
#define CSR_RXPMA_CORE_AM9_H (CSR_RXPMA_CORE_BASE + 0xc74)
#define CSR_RXPMA_CORE_AM10_L (CSR_RXPMA_CORE_BASE + 0xc78)
#define CSR_RXPMA_CORE_AM10_H (CSR_RXPMA_CORE_BASE + 0xc7c)
#define CSR_RXPMA_CORE_AM11_L (CSR_RXPMA_CORE_BASE + 0xc80)
#define CSR_RXPMA_CORE_AM11_H (CSR_RXPMA_CORE_BASE + 0xc84)
#define CSR_RXPMA_CORE_AM12_L (CSR_RXPMA_CORE_BASE + 0xc88)
#define CSR_RXPMA_CORE_AM12_H (CSR_RXPMA_CORE_BASE + 0xc8c)
#define CSR_RXPMA_CORE_AM13_L (CSR_RXPMA_CORE_BASE + 0xc90)
#define CSR_RXPMA_CORE_AM13_H (CSR_RXPMA_CORE_BASE + 0xc94)
#define CSR_RXPMA_CORE_AM14_L (CSR_RXPMA_CORE_BASE + 0xc98)
#define CSR_RXPMA_CORE_AM14_H (CSR_RXPMA_CORE_BASE + 0xc9c)
#define CSR_RXPMA_CORE_AM15_L (CSR_RXPMA_CORE_BASE + 0xca0)
#define CSR_RXPMA_CORE_AM15_H (CSR_RXPMA_CORE_BASE + 0xca4)
#define CSR_RXPMA_CORE_AM0_800G_L0 (CSR_RXPMA_CORE_BASE + 0xca8)
#define CSR_RXPMA_CORE_AM0_800G_L1 (CSR_RXPMA_CORE_BASE + 0xcac)
#define CSR_RXPMA_CORE_AM0_800G_H0 (CSR_RXPMA_CORE_BASE + 0xcb0)
#define CSR_RXPMA_CORE_AM0_800G_H1 (CSR_RXPMA_CORE_BASE + 0xcb4)
#define CSR_RXPMA_CORE_AM1_800G_H0 (CSR_RXPMA_CORE_BASE + 0xcb8)
#define CSR_RXPMA_CORE_AM1_800G_H1 (CSR_RXPMA_CORE_BASE + 0xcbc)
#define CSR_RXPMA_CORE_AM2_800G_H0 (CSR_RXPMA_CORE_BASE + 0xcc0)
#define CSR_RXPMA_CORE_AM2_800G_H1 (CSR_RXPMA_CORE_BASE + 0xcc4)
#define CSR_RXPMA_CORE_AM3_800G_H0 (CSR_RXPMA_CORE_BASE + 0xcc8)
#define CSR_RXPMA_CORE_AM3_800G_H1 (CSR_RXPMA_CORE_BASE + 0xccc)
#define CSR_RXPMA_CORE_AM4_800G_H0 (CSR_RXPMA_CORE_BASE + 0xcd0)
#define CSR_RXPMA_CORE_AM4_800G_H1 (CSR_RXPMA_CORE_BASE + 0xcd4)
#define CSR_RXPMA_CORE_AM5_800G_H0 (CSR_RXPMA_CORE_BASE + 0xcd8)
#define CSR_RXPMA_CORE_AM5_800G_H1 (CSR_RXPMA_CORE_BASE + 0xcdc)
#define CSR_RXPMA_CORE_AM6_800G_H0 (CSR_RXPMA_CORE_BASE + 0xce0)
#define CSR_RXPMA_CORE_AM6_800G_H1 (CSR_RXPMA_CORE_BASE + 0xce4)
#define CSR_RXPMA_CORE_AM7_800G_H0 (CSR_RXPMA_CORE_BASE + 0xce8)
#define CSR_RXPMA_CORE_AM7_800G_H1 (CSR_RXPMA_CORE_BASE + 0xcec)
#define CSR_RXPMA_CORE_AM8_800G_H0 (CSR_RXPMA_CORE_BASE + 0xcf0)
#define CSR_RXPMA_CORE_AM8_800G_H1 (CSR_RXPMA_CORE_BASE + 0xcf4)
#define CSR_RXPMA_CORE_AM9_800G_H0 (CSR_RXPMA_CORE_BASE + 0xcf8)
#define CSR_RXPMA_CORE_AM9_800G_H1 (CSR_RXPMA_CORE_BASE + 0xcfc)
#define CSR_RXPMA_CORE_AM10_800G_H0 (CSR_RXPMA_CORE_BASE + 0xd00)
#define CSR_RXPMA_CORE_AM10_800G_H1 (CSR_RXPMA_CORE_BASE + 0xd04)
#define CSR_RXPMA_CORE_AM11_800G_H0 (CSR_RXPMA_CORE_BASE + 0xd08)
#define CSR_RXPMA_CORE_AM11_800G_H1 (CSR_RXPMA_CORE_BASE + 0xd0c)
#define CSR_RXPMA_CORE_AM12_800G_H0 (CSR_RXPMA_CORE_BASE + 0xd10)
#define CSR_RXPMA_CORE_AM12_800G_H1 (CSR_RXPMA_CORE_BASE + 0xd14)
#define CSR_RXPMA_CORE_AM13_800G_H0 (CSR_RXPMA_CORE_BASE + 0xd18)
#define CSR_RXPMA_CORE_AM13_800G_H1 (CSR_RXPMA_CORE_BASE + 0xd1c)
#define CSR_RXPMA_CORE_AM14_800G_H0 (CSR_RXPMA_CORE_BASE + 0xd20)
#define CSR_RXPMA_CORE_AM14_800G_H1 (CSR_RXPMA_CORE_BASE + 0xd24)
#define CSR_RXPMA_CORE_AM15_800G_H0 (CSR_RXPMA_CORE_BASE + 0xd28)
#define CSR_RXPMA_CORE_AM15_800G_H1 (CSR_RXPMA_CORE_BASE + 0xd2c)
#define CSR_RXPMA_CORE_DBG_IERR_INSERT (CSR_RXPMA_CORE_BASE + 0xd30)
#define CSR_RXPMA_CORE_SPARE (CSR_RXPMA_CORE_BASE + 0x1000)
#define CSR_RXPMA_CORE_SPARE_CNT (CSR_RXPMA_CORE_BASE + 0x1004)
#define CSR_RXPMA_CORE_PHY0_CONTROL (CSR_RXPMA_CORE_BASE + 0x2000)
#define CSR_RXPMA_CORE_PHY0_VL_CTRL_CFG (CSR_RXPMA_CORE_BASE + 0x2004)
#define CSR_RXPMA_CORE_PHY0_AMWIN_ERR_CFG (CSR_RXPMA_CORE_BASE + 0x2008)
#define CSR_RXPMA_CORE_PHY0_RX_1588_CFG (CSR_RXPMA_CORE_BASE + 0x200c)
#define CSR_RXPMA_CORE_PHY0_RX_TS_DLY (CSR_RXPMA_CORE_BASE + 0x2010)
#define CSR_RXPMA_CORE_PHY0_RX_1588_SAMPLE_STATUS (CSR_RXPMA_CORE_BASE + 0x2014)
#define CSR_RXPMA_CORE_PHY0_RX_TS_LINKUP_DLY (CSR_RXPMA_CORE_BASE + 0x2018)
#define CSR_RXPMA_CORE_PHY0_DBG_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x201c)
#define CSR_RXPMA_CORE_PHY0_DBG_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2020)
#define CSR_RXPMA_CORE_PHY0_DBG_MUTIL_LANE_INFO (CSR_RXPMA_CORE_BASE + 0x2024)
#define CSR_RXPMA_CORE_PHY0_ISO_STATUS (CSR_RXPMA_CORE_BASE + 0x2028)
#define CSR_RXPMA_CORE_PHY0__LANE_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x2080)
#define CSR_RXPMA_CORE_PHY0__LANE_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2100)
#define CSR_RXPMA_CORE_PHY0__LANE_SKEW_FIFO_INFO (CSR_RXPMA_CORE_BASE + 0x2180)
#define CSR_RXPMA_CORE_PHY1_CONTROL (CSR_RXPMA_CORE_BASE + 0x2200)
#define CSR_RXPMA_CORE_PHY1_VL_CTRL_CFG (CSR_RXPMA_CORE_BASE + 0x2204)
#define CSR_RXPMA_CORE_PHY1_AMWIN_ERR_CFG (CSR_RXPMA_CORE_BASE + 0x2208)
#define CSR_RXPMA_CORE_PHY1_RX_1588_CFG (CSR_RXPMA_CORE_BASE + 0x220c)
#define CSR_RXPMA_CORE_PHY1_RX_TS_DLY (CSR_RXPMA_CORE_BASE + 0x2210)
#define CSR_RXPMA_CORE_PHY1_RX_1588_SAMPLE_STATUS (CSR_RXPMA_CORE_BASE + 0x2214)
#define CSR_RXPMA_CORE_PHY1_RX_TS_LINKUP_DLY (CSR_RXPMA_CORE_BASE + 0x2218)
#define CSR_RXPMA_CORE_PHY1_DBG_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x221c)
#define CSR_RXPMA_CORE_PHY1_DBG_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2220)
#define CSR_RXPMA_CORE_PHY1_DBG_MUTIL_LANE_INFO (CSR_RXPMA_CORE_BASE + 0x2224)
#define CSR_RXPMA_CORE_PHY1_ISO_STATUS (CSR_RXPMA_CORE_BASE + 0x2228)
#define CSR_RXPMA_CORE_PHY1__LANE_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x2280)
#define CSR_RXPMA_CORE_PHY1__LANE_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2300)
#define CSR_RXPMA_CORE_PHY1__LANE_SKEW_FIFO_INFO (CSR_RXPMA_CORE_BASE + 0x2380)
#define CSR_RXPMA_CORE_PHY2_CONTROL (CSR_RXPMA_CORE_BASE + 0x2400)
#define CSR_RXPMA_CORE_PHY2_VL_CTRL_CFG (CSR_RXPMA_CORE_BASE + 0x2404)
#define CSR_RXPMA_CORE_PHY2_AMWIN_ERR_CFG (CSR_RXPMA_CORE_BASE + 0x2408)
#define CSR_RXPMA_CORE_PHY2_RX_1588_CFG (CSR_RXPMA_CORE_BASE + 0x240c)
#define CSR_RXPMA_CORE_PHY2_RX_TS_DLY (CSR_RXPMA_CORE_BASE + 0x2410)
#define CSR_RXPMA_CORE_PHY2_RX_1588_SAMPLE_STATUS (CSR_RXPMA_CORE_BASE + 0x2414)
#define CSR_RXPMA_CORE_PHY2_RX_TS_LINKUP_DLY (CSR_RXPMA_CORE_BASE + 0x2418)
#define CSR_RXPMA_CORE_PHY2_DBG_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x241c)
#define CSR_RXPMA_CORE_PHY2_DBG_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2420)
#define CSR_RXPMA_CORE_PHY2_DBG_MUTIL_LANE_INFO (CSR_RXPMA_CORE_BASE + 0x2424)
#define CSR_RXPMA_CORE_PHY2_ISO_STATUS (CSR_RXPMA_CORE_BASE + 0x2428)
#define CSR_RXPMA_CORE_PHY2__LANE_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x2480)
#define CSR_RXPMA_CORE_PHY2__LANE_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2500)
#define CSR_RXPMA_CORE_PHY2__LANE_SKEW_FIFO_INFO (CSR_RXPMA_CORE_BASE + 0x2580)
#define CSR_RXPMA_CORE_PHY3_CONTROL (CSR_RXPMA_CORE_BASE + 0x2600)
#define CSR_RXPMA_CORE_PHY3_VL_CTRL_CFG (CSR_RXPMA_CORE_BASE + 0x2604)
#define CSR_RXPMA_CORE_PHY3_AMWIN_ERR_CFG (CSR_RXPMA_CORE_BASE + 0x2608)
#define CSR_RXPMA_CORE_PHY3_RX_1588_CFG (CSR_RXPMA_CORE_BASE + 0x260c)
#define CSR_RXPMA_CORE_PHY3_RX_TS_DLY (CSR_RXPMA_CORE_BASE + 0x2610)
#define CSR_RXPMA_CORE_PHY3_RX_1588_SAMPLE_STATUS (CSR_RXPMA_CORE_BASE + 0x2614)
#define CSR_RXPMA_CORE_PHY3_RX_TS_LINKUP_DLY (CSR_RXPMA_CORE_BASE + 0x2618)
#define CSR_RXPMA_CORE_PHY3_DBG_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x261c)
#define CSR_RXPMA_CORE_PHY3_DBG_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2620)
#define CSR_RXPMA_CORE_PHY3_DBG_MUTIL_LANE_INFO (CSR_RXPMA_CORE_BASE + 0x2624)
#define CSR_RXPMA_CORE_PHY3_ISO_STATUS (CSR_RXPMA_CORE_BASE + 0x2628)
#define CSR_RXPMA_CORE_PHY3__LANE_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x2680)
#define CSR_RXPMA_CORE_PHY3__LANE_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2700)
#define CSR_RXPMA_CORE_PHY3__LANE_SKEW_FIFO_INFO (CSR_RXPMA_CORE_BASE + 0x2780)
#define CSR_RXPMA_CORE_PHY4_CONTROL (CSR_RXPMA_CORE_BASE + 0x2800)
#define CSR_RXPMA_CORE_PHY4_VL_CTRL_CFG (CSR_RXPMA_CORE_BASE + 0x2804)
#define CSR_RXPMA_CORE_PHY4_AMWIN_ERR_CFG (CSR_RXPMA_CORE_BASE + 0x2808)
#define CSR_RXPMA_CORE_PHY4_RX_1588_CFG (CSR_RXPMA_CORE_BASE + 0x280c)
#define CSR_RXPMA_CORE_PHY4_RX_TS_DLY (CSR_RXPMA_CORE_BASE + 0x2810)
#define CSR_RXPMA_CORE_PHY4_RX_1588_SAMPLE_STATUS (CSR_RXPMA_CORE_BASE + 0x2814)
#define CSR_RXPMA_CORE_PHY4_RX_TS_LINKUP_DLY (CSR_RXPMA_CORE_BASE + 0x2818)
#define CSR_RXPMA_CORE_PHY4_DBG_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x281c)
#define CSR_RXPMA_CORE_PHY4_DBG_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2820)
#define CSR_RXPMA_CORE_PHY4_DBG_MUTIL_LANE_INFO (CSR_RXPMA_CORE_BASE + 0x2824)
#define CSR_RXPMA_CORE_PHY4_ISO_STATUS (CSR_RXPMA_CORE_BASE + 0x2828)
#define CSR_RXPMA_CORE_PHY4__LANE_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x2880)
#define CSR_RXPMA_CORE_PHY4__LANE_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2900)
#define CSR_RXPMA_CORE_PHY4__LANE_SKEW_FIFO_INFO (CSR_RXPMA_CORE_BASE + 0x2980)
#define CSR_RXPMA_CORE_PHY5_CONTROL (CSR_RXPMA_CORE_BASE + 0x2a00)
#define CSR_RXPMA_CORE_PHY5_VL_CTRL_CFG (CSR_RXPMA_CORE_BASE + 0x2a04)
#define CSR_RXPMA_CORE_PHY5_AMWIN_ERR_CFG (CSR_RXPMA_CORE_BASE + 0x2a08)
#define CSR_RXPMA_CORE_PHY5_RX_1588_CFG (CSR_RXPMA_CORE_BASE + 0x2a0c)
#define CSR_RXPMA_CORE_PHY5_RX_TS_DLY (CSR_RXPMA_CORE_BASE + 0x2a10)
#define CSR_RXPMA_CORE_PHY5_RX_1588_SAMPLE_STATUS (CSR_RXPMA_CORE_BASE + 0x2a14)
#define CSR_RXPMA_CORE_PHY5_RX_TS_LINKUP_DLY (CSR_RXPMA_CORE_BASE + 0x2a18)
#define CSR_RXPMA_CORE_PHY5_DBG_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x2a1c)
#define CSR_RXPMA_CORE_PHY5_DBG_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2a20)
#define CSR_RXPMA_CORE_PHY5_DBG_MUTIL_LANE_INFO (CSR_RXPMA_CORE_BASE + 0x2a24)
#define CSR_RXPMA_CORE_PHY5_ISO_STATUS (CSR_RXPMA_CORE_BASE + 0x2a28)
#define CSR_RXPMA_CORE_PHY5__LANE_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x2a80)
#define CSR_RXPMA_CORE_PHY5__LANE_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2b00)
#define CSR_RXPMA_CORE_PHY5__LANE_SKEW_FIFO_INFO (CSR_RXPMA_CORE_BASE + 0x2b80)
#define CSR_RXPMA_CORE_PHY6_CONTROL (CSR_RXPMA_CORE_BASE + 0x2c00)
#define CSR_RXPMA_CORE_PHY6_VL_CTRL_CFG (CSR_RXPMA_CORE_BASE + 0x2c04)
#define CSR_RXPMA_CORE_PHY6_AMWIN_ERR_CFG (CSR_RXPMA_CORE_BASE + 0x2c08)
#define CSR_RXPMA_CORE_PHY6_RX_1588_CFG (CSR_RXPMA_CORE_BASE + 0x2c0c)
#define CSR_RXPMA_CORE_PHY6_RX_TS_DLY (CSR_RXPMA_CORE_BASE + 0x2c10)
#define CSR_RXPMA_CORE_PHY6_RX_1588_SAMPLE_STATUS (CSR_RXPMA_CORE_BASE + 0x2c14)
#define CSR_RXPMA_CORE_PHY6_RX_TS_LINKUP_DLY (CSR_RXPMA_CORE_BASE + 0x2c18)
#define CSR_RXPMA_CORE_PHY6_DBG_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x2c1c)
#define CSR_RXPMA_CORE_PHY6_DBG_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2c20)
#define CSR_RXPMA_CORE_PHY6_DBG_MUTIL_LANE_INFO (CSR_RXPMA_CORE_BASE + 0x2c24)
#define CSR_RXPMA_CORE_PHY6_ISO_STATUS (CSR_RXPMA_CORE_BASE + 0x2c28)
#define CSR_RXPMA_CORE_PHY6__LANE_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x2c80)
#define CSR_RXPMA_CORE_PHY6__LANE_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2d00)
#define CSR_RXPMA_CORE_PHY6__LANE_SKEW_FIFO_INFO (CSR_RXPMA_CORE_BASE + 0x2d80)
#define CSR_RXPMA_CORE_PHY7_CONTROL (CSR_RXPMA_CORE_BASE + 0x2e00)
#define CSR_RXPMA_CORE_PHY7_VL_CTRL_CFG (CSR_RXPMA_CORE_BASE + 0x2e04)
#define CSR_RXPMA_CORE_PHY7_AMWIN_ERR_CFG (CSR_RXPMA_CORE_BASE + 0x2e08)
#define CSR_RXPMA_CORE_PHY7_RX_1588_CFG (CSR_RXPMA_CORE_BASE + 0x2e0c)
#define CSR_RXPMA_CORE_PHY7_RX_TS_DLY (CSR_RXPMA_CORE_BASE + 0x2e10)
#define CSR_RXPMA_CORE_PHY7_RX_1588_SAMPLE_STATUS (CSR_RXPMA_CORE_BASE + 0x2e14)
#define CSR_RXPMA_CORE_PHY7_RX_TS_LINKUP_DLY (CSR_RXPMA_CORE_BASE + 0x2e18)
#define CSR_RXPMA_CORE_PHY7_DBG_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x2e1c)
#define CSR_RXPMA_CORE_PHY7_DBG_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2e20)
#define CSR_RXPMA_CORE_PHY7_DBG_MUTIL_LANE_INFO (CSR_RXPMA_CORE_BASE + 0x2e24)
#define CSR_RXPMA_CORE_PHY7_ISO_STATUS (CSR_RXPMA_CORE_BASE + 0x2e28)
#define CSR_RXPMA_CORE_PHY7__LANE_CURR_STATUS (CSR_RXPMA_CORE_BASE + 0x2e80)
#define CSR_RXPMA_CORE_PHY7__LANE_HIS_STATUS (CSR_RXPMA_CORE_BASE + 0x2f00)
#define CSR_RXPMA_CORE_PHY7__LANE_SKEW_FIFO_INFO (CSR_RXPMA_CORE_BASE + 0x2f80)

#endif